2018年3月14日水曜日

Inverted U 40mの広帯域化

7MhzのトラップをHigh L/Low Cにすると7Mhzの使用可能帯域が広がるEZNECのシミュレーションに刺激され、早速アルミ線を買ってきてコイルを巻いた。 Keisan WEBで計算すると104φで20回で17-18μHになりそうなので、20回巻いてLCRメータで測ってみると23μH程あった(香田定数なるものが良くわかってない)ので、17-18μHになるところをLCRメータで探っていって、引き出し線の分だけ余分にとって、カット! あ、巻き方向を間違って、多めが、少なめに!! (2度目の過ち!!) やむを得ないので、固定Cは諦め8D2Vで同軸Cを作って使用することに変更。 
GDMでディップを探る時、同軸Cでは極めて強くディップするのですが、固定C(の直列)だと酷く密結合してもディップが小さく分かりにくいのも、同軸Cを使っている理由ですが、これってQが高い!という事なので、その所為で同軸Cの末端が放電するのかもしれません。
同軸Cの末端処理は、15φのポリエチ丸棒の切れ端(45mm長)に8Dの心線PEの直径位の穴を2cm程掘り、そこに芯線を突っ込み、シールド外被は10mm程更にまくって、外被の上に寝かせ、全体を防水のためにビニールテープ、自己融着テープで巻いてみました(朝、目が覚めた時に急に思いついたので、うまく行くのか否かは定かではありませんが、少なくとも芯線の先端から外被シールドなどまでは30mm以上あり、殆どPEに覆われた状態なので、放電はしないだろうと、信じています)。

7Mhzのトラップが変わったために、3.5Mhzのエレメント長が大きく違って最終的に左の様な寸法になりました。 3.5Mhzのエレメント長が大幅に変更になり、また、比例計算ですんなりゆかなかったために、6回程微調整をし、数cmから、10cm単位で切り詰める必要がありました。
右は、当初のAA-54のSWR値ですが、10Mhz以外は全部下にずっています(EZNECの計算上、7Mhzのエレメント長が215cmとなっていたので、それに合わせたために7Mhzも下にずってしまいましたが、元々の171cmに戻して、正常の範囲に収まったので、専ら3.5Mhzの調整に時間を費やしました。)
10Mhz帯は何の影響もないので、手を加えていません。


左と下は、最終調整後の3.5Mhz帯と7Mhz帯のSWRですが、確かに7Mhz帯のSWR1:3の帯域が6980-7157Khz(177Khz)と、期待したように広くなってます(あまり、Low bandのPhに興味が無いので、中心周波数を低めにしています)。 また、2週間ほど前の計測では3.5Mhz帯は3474-3578Khz (104Khz)であったのが、3494-3572Khz(78Khz)と狭くなっています。 ま、シャンメー、、、。

>EZNECの計算値と実際の7Mhz用のエレメント長が一致しないのでおかしく思っていましたが、計算値215cm,実際値171cmで差の44cmは同軸C30cmと引き出し線15cmにほぼ一致しますので、同軸Cの7Mhz用のエレメントに繋がっている方の同軸がエレメントの一部として組み込まれているものと想像できます。 これだと、同軸の解放端は最大電圧の所に位置することになるので、末端処理には十分配慮する必要があることも納得できます(特に長い同軸Cはエレメントとしても機能してしまうので、問題が多いかもしれません)。

0 件のコメント:

PCをWindows11にアップグレード(ハードもRyzen9 9900x+4070TiSに)

remBG(背景を消すPysonのユーティリティ)を弄っていたら、記事に書かれているのと比べてやたらスピードが遅いので、購入履歴を調べてみると、3~4年経ってしまっている。  ここは、奮起して、Ryzen9 9900x+Asus Prime X870-P WIFI-CSM +As...